шина isa

Мал. 26 Слот ISA

Шина ISA-8 може надати до 6 ліній запитів переривань, ISА-16 - 11. Частина з них можуть «відібрати» пристрою системної плати або шина PCI.

Шина ISA-8 дозволяє використовувати до трьох 8-бітних каналів DMA. На 16-біт¬ной шині доступні ще три 16-бітних і один 8-бітний канал.

Всі перераховані ресурси шини повинні бути безконфліктно розподілені. Безконфліктність має на увазі виконання перерахованих нижче умов.

  • Кожен пристрій-виконавець повинен керувати шиною
  • Призначену лінію IRQx або DRQx пристрій повинен

тримати на низькому рівні в пасивному стані і переводити в високий рівень для активації запиту. Невикористовуваними лініями запитів пристрій управляти не має права, вони повинні електрично від'єднуватися або підключатися до буферу, що знаходиться в третьому стані. Однією лінією запиту може користуватися тільки один пристрій. Така безглуздість (з точки зору схемотехніки ТТЛ) була допущена в перших PC і з вимог сумісності тиражується досі.

Завдання розподілу ресурсів для старих адаптерів вирішувалася за допомогою джамперів, потім з'явилися програмно конфігуровані пристрої, які витісняються автоматично конфігуруються платами PnP.

Призначення контактів слотів шин ISA і EISA приведено в таблиці

Таблиця 11. Основний роз'єм шин ISA-8, ISA-16 і EISA

Сигнали шини ISA природні для периферійних мікросхем фірми Intel (в стилі сімейства 8080). Набір сигналів ISA-8 гранично простий. Програмне звернення до осередків пам'яті і простору введення-виведення забезпечують такі сигнали:

  • IOW # (IOWC #, IOWR #) - запис в порт.
  • IOR # (IORC #, IORD #) - читання порту.
  • SMEMW * (SMEMWR #, SMWTC #) - запис в системну
  • SMEMR * (SMEMRD #, SMRDC #) - читання системної

Нижче перераховані сигнали, які стосуються сигналам запитів переривання і каналах прямого доступу до пам'яті.

  • IRQ2 / 9, IRQ [3: 7] - запити переривань. позитивний

перепад сигналу викликає запит апаратного переривання. Для ідентифікації джерела високий рівень повинен зберігатися до підтвердження переривання процесором, що ускладнює поділ (спільне використання) переривань. Лінія IRQ2 / 9 в шинах XT викликає апаратне переривання з номером 2, а в AT - з номером 9.

  • DRQ [1: 3] - запити 8-бітних каналів DMA
  • DACK [1: 3] # - підтвердження запитів 8-бітних каналів
  • ТС - ознака завершення лічильника циклів DMA.

Шина має і кілька службових сигналів синхронізації, скидання і регенерації пам'яті, встановленої на адаптерах.

  • IOCHRDY (CHRDY, I / OCHRDY) - готовність пристрою,

низький рівень подовжує поточний цикл (не більше 15 ікс).

  • REFRESH * (REF #) - цикл регенерації пам'яті (в XT
  • ЮСНК # - контроль каналу, низький рівень викликає NMI

CPU (дозвіл і індикація в системних портах 061h, 062h).

  • RESET (RESDRV, RESETDRV) - сигнал апаратного

скидання (активний рівень - високий).

  • BCLK (CLK) - синхронізація шини з частотою близько 8

МГц. ПУ можуть не використовувати цей сигнал, працюючи тільки по керуючим сигналам запису і читання.

  • OSC - несинхронізованих з шиною частота 14,431818

МГц (використовувалася старими дисплейними адаптерами).

Крім логічних сигналів шина має контакти для розведення харчування +5, -5, +12 і-12 В.

  • IRQ [10:12], IRQ [14:15] - додаткові запити
  • DRQ [5: 7] - запити 16-бітних каналів DMA
  • DACK [5: 7] # - підтвердження запитів 16-бітних каналів
  • DRQO і DACKO * - запит і підтвердження 8-бітного

каналу DMA, звільнився від регенерації пам'яті.

Перераховані нижче сигнали пов'язані з перемиканням розрядності даних.

16-бітові звернення до пам'яті.

підтримує 16-бітові звернення до портів.

До новим керуючим сигналам ставляться такі.

  • MEMW # (MWTC #) - запис в пам'ять в будь-якій області до
  • MEMR # (MRDC #) - читання пам'яті в будь-якій області до 16
  • OWS # (SRDY #, NOWS #, ENDXFR) - вкорочення поточного
  • MASTER * (MASTER 16 #) - запит від пристрою,

використовує 16-бітний канал DMA на керування шиною. При отриманні підтвердження DACK [5: 7] Bus-Master може захопити шину.

  • SMEMR #, MEMR # - в циклі читання пам'яті;
  • SMEMW #, MEMW # - в циклі запису пам'яті;
  • IOR # - в циклі читання порту введення-виведення;
  • IOW # - в циклі запису порту вводу-виводу.

шина isa

Мал. 27. Тимчасові діаграми циклів читання або запису на шині ISA

Таблиця 13. Стан сигналів при 8- і 16-бітних зверненнях до пристрою ISA

Номінальна тривалість циклу визначається чіпсетом і може програмуватися в BIOS Setup завданням числа тактів очікування (wait states). При цьому цикли звернення до пам'яті, як правило, коротше циклів звернення до портів вводу-виводу. Для управління тривалістю циклу використовуються також сигнали управління розрядністю передачі: пристрої, які підтримують 16-бітові передачі, передбачається, що воно може працювати з меншою кількістю тактів очікування. Цим пояснюється, що в BIOS Setup тривалості циклів ISA задаються окремо як для пам'яті і введення-виведення, так і для 8- і 16-бітових операцій. Крім тривалості циклу, пристрої можуть бути критичні до часу відновлення (recovery time) - тривалості пасивного стану керуючих сигналів читання-запису між циклами. Цей параметр також може програмуватися в BIOS Setup і теж окремо для 8- і 16-розрядних операцій.

Восьмирозрядних пристрої (наприклад, мікросхеми 8255, 8250, 8253 і т. П.) Слід підключати тільки до ліній SD [7: 0] і при зверненні до них не формувати сигнали IOCS16 * або MSC16 *. Ніякі «косі» буфери (перестановщікі байтів) на інтерфейсних картах не потрібні.

Корисний матеріал? Поділися:

Не знайшли те, що шукали? Google вам на допомогу!

Генерація сторінки за: 0.011 сек.