Isa шина - цоколевка роз’ємів

AT версія автобуса сумісні зверху, а це значить, що карти призначені для роботи на автобусі XT буде працювати на AT автобусі. Цей автобус був проведений протягом багатьох років без будь-якого офіційного стандарту. В останні роки більш формальний стандарт, званий шину ISA (Industry Standard Architecture) була створена, з розширенням називають EISA (розширена ISA), шина також в даний час в якості стандарту. Розширень EISA автобус не будуть детально тут.

Цей файл не призначене, щоб бути повне покриття стандарту. Це тільки для інформаційних цілей, і призначений, щоб дати дизайнерам і любителям достатньо інформації, щоб створювати свої власні XT і AT сумісних карт.

Фізична структура:

ISA карти можуть бути або 8-бітове або 16-бітове. 8-бітові карти використовує тільки перші 62 контактів і 16-бітові карти використовуються все 98 контактів. Близько 8-бітові карти використовує деякі з 16-бітного розширення контактів, щоб отримати більше переривань.

8-бітові карти:

(На карті)
(На комп'ютері)

16-бітові карти:

(На карті)
(На комп'ютері)

Опис сигналів:

+5, -5, +12, -12

Блоки живлення. -5 Часто не виконуються.

Частота шини, 33% робочого циклу. Частота змінюється. 4,77 до 8 МГц типово. 8,3 МГц визначається як максимум, але багато систем дозволяють цьому годиннику повинен бути встановлений на 12 МГц і вище.

Підтвердження DMA. Активним низьким DMA підтвердження від 0 до 3 і з 5 по 7 є відповідні сигнали підтвердження для ЗСПД 0-3, 5-7.

DMA запит. Ці сигнали є асинхронними запитами канал, який використовується I / O пристроїв каналу DMA, щоб отримати послугу. DMA запит канали 0-3 є 8-бітного передачі даних. DAM запит канали 5-7 є 16-розрядної передачі даних. DMA канал запиту 4 призначений для внутрішнього використання на системній платі. DMA запити повинні бути високо піднятою до відповідної лінії DACK не йде активно. DMA запити обслуговуються в наступній послідовності пріоритет:
Температура не вище 0 ЗСПД, 1, 2, 3, 5, 6, 7 низька

I / O розмір 16. Створено з допомогою 16-бітного рабом, коли розглядаються шини. З активним низьким рівнем I / O Вибір мікросхеми 16 вказує, що поточна передача 1 стан очікування, 16 біт I / O циклу. Відкритий колектор.

I / O CH CK

Перевірка каналу. Низький сигнал генерує NMI. Сигнал NMI може бути замаскований на ПК, зовні до процесора (звичайно). Біт 7 порту 70 (HEX) (включити переривання NMI) і біт 3 порту 61 (HEX) (визнання перевірка каналу) повинні бути встановлені в нуль при НМІ доступ до процесора. I / O CHANNEL перевірка активний низький сигнал, який вказує, що помилка парності існує в пристрої на канал введення / виводу.

I / O CH RDY

Введення / висновок є активним низьким рівнем сигналу, який інструктує пристрій вводу / виводу для управління його дані на шину даних, SD0-SD15.

Введення / виведення пише буде активним низьким рівнем сигналу, який інструктує пристрій вводу / виводу для читання даних з шини даних, SD0-SD15.

Запит на переривання. IRQ2 має найвищий пріоритет. 10-15 IRQ доступні тільки у машин, і мають більш високий пріоритет, ніж IRQ 3-7. Запит переривання сигналів, які вказують введення / виведення обслуговування увагу. Вони мають свої пріоритети в наступній послідовності: Краща IRQ 9 (2), 10,11,12,14,3,4,5,6,7

Активний низький чіп пам'яті Виберіть 16 вказує, що поточна передача даних 1 стан очікування, 16 біт пам'яті даних циклу.

Читання з пам'яті є активним низьким рівнем сигналу, який інструктує пам'яті пристрою водити дані на шину даних SD0-SD15. Цей сигнал активний на всіх циклах читання пам'яті.

Записи в пам'ять з низьким активним рівнем сигналу, який інструктує пристрої пам'яті для зберігання даних, присутніх на шині даних SD0-SD15. Цей сигнал активний на всіх циклів запису в пам'ять.

Жодна держава чекати. Використовується для зменшення кількості станів очікування породжених замовчуванням готові таймер. Це призводить до того циклу шини до кінця швидше, так як стану очікування не буде вставлений. Більшість систем ігноруватиме Nows якщо CHRDY активний (низький). Проте, це може викликати проблеми з деякими контролерами шини, і обидва сигналу не повинні бути активними одночасно.

Осцилятори, 14,31818 МГц, ПВ = 50%. Частота змінюється. Це було спочатку ділиться на 3 надати 4,77 МГц процесор годин ранніх комп'ютерів, і ділиться на 12, щоб отримати 1,19 МГц системним годинником. Деякі посилання розмістили цей сигнал за ціною від 1 МГц (можливо, посилання на системні годинник), але більшість сучасних системах використовується 14,318 МГц.
Ця частота (14,318 МГц), в чотири рази перевищує частоту телебачення ColorBurst. Оновити часу на багатьох ПК «S заснована на OSC / 18, або приблизно один цикл поновлення кожні 15 мікросекунд. Багато сучасні материнські плати дозволяють це курс, який буде змінений, яка звільняє деяких циклів шини для використання програмного забезпечення, але і може привести до помилок пам'яті Якщо оперативної пам'яті не може впоратися з повільною частотою оновлення.

Оновити. Генерується, коли логіка оновлення є майстром шини. Це активний низький сигнал використовується для позначення циклу поновлення пам'яті в процесі. Пристрій виступає в якості ISA Bus Master може також використовувати цей сигнал, щоб почати цикл оновлення.

Цей сигнал йде на низькому рівні, коли апарат включений. Водіння його низьким змусить скидання системи. Цей сигнал стає високим, щоб перезавантажити систему при включенні харчування, низька напруга в електромережі або апаратного скидання.

Дані системи ліній або стандартних ліній даних. Вони bidrectional і трьома станами. На більшості систем, ліній передачі даних високої плавати, коли не їздив. Ці лінії забезпечують 16 для передачі даних між процесором, пам'яттю і пристроями введення / виводу.

Термінал графа. Повідомляє ЦП, що останній DMA передачі даних завершенні операції. Термінал графа забезпечує імпульс, коли термінал кількості для будь-якого DMA канал буде досягнута.

8 біт пам'яті або введення / виводу Передача Тимчасова діаграма (4 станів очікування показаний)

Примітка: W1-W4 вказують очікування циклів.

Командний рядок потім витягнув низькою (ОСЗ або IOWC для введення / виведення команд, SMRDSC або SMWTC на пам'ять команд читання і запису відповідно). Для операцій записи, дані залишаються на SD шини до кінця циклу передачі. Для операцій читання, дані повинні бути дійсні по задньому краю останнього циклу.

Nows дискретизируется на середині кожного періоду ожидани. Якщо це так низько, передача цикл завершується без подальшого стану очікування. CHRDY відбираються протягом першої половини такт. Якщо це так низько, подальших циклів очікування буде вставлений.

Значення за замовчуванням для 8 біт перекладів 4 станів очікування. Деякі комп'ютери дозволяють числа станів за замовчуванням очікування, яке буде змінено.

16 біта пам'яті або введення / виведення Схема передачі синхронізації (1 показано стан очікування)

Зірочка (*) позначає точку, в якій сигнал дискретизируется.

[2] AEN залишається на низькому рівні протягом всього циклу перекладу, вказавши, що нормальний (НЕ DMA) передача відбувається.

Для операцій читання, дані вибірки по передньому фронту останнього циклу годин. Для операцій записи дійсних даних представляється на шині до кінця циклу, як показано на тимчасовій діаграмі. У той час як тимчасова діаграма показує, що дані повинні бути відібрані по наростаючому годинник, в більшості систем вона залишається в силі протягом всього такту.

За замовчуванням для перекладів 16 біт дорівнює 1 стан очікування. Це може бути коротше або довше таким же чином, як 8 біт перекладів, через Nows і CHRDY. Багато системи дозволяють тільки 16 біт пам'яті пристрою (а не пристрої введення / виводу) Передача інформації через 0 станів очікування (Nows не має ніякого ефекту на 16-бітних циклів введення / виведення).

Зменшення або збільшення циклу шини:

Зірочка (*) позначає точку, в якій сигнал дискретизируется.
W = Зачекайте циклу

Soundblaster карт зазвичай використовують порти введення / виводу 220-22F.
Збір даних карт часто використовують 300-31Ф.

DMA читання і запису

ISA шина використовує два контролера DMA (СУРС) каскадно разом. Раб DMAC підключається до майстер DMAC через DMA каналу 4 (канал 0 на майстер DMAC). Тому раб отримує управління шиною через майстер DMAC. На автобусі ISA, DMAC запрограмована на використання фіксованим пріоритетом (канал 0 завжди має найвищий пріоритет), що означає, що канал 0-4 від веденого мають найвищий пріоритет (так як вони підключаються до основної канал 0), а потім 5-7 каналів ( які каналу 1-3 на головному).

DMAC може бути запрограмований на читання перекладів (дані зчитуються з пам'яті і записуються в пристрій вводу / виводу), запис передач (дані зчитуються з пристрою вводу / виводу і записуються в пам'ять), або перевірити переклади (ні для читання або Запис - це було використано для DMA CH0 DRAM поновлення на ранніх шт.)

Ведений контролер DMA

DMA CH0 Передача графа
Містить молодші 16 біта перенесення кількості, записані у вигляді двох послідовних байтів.

DMA CH1 Передача графа

DMA CH2 Передача графа

DMA CH3 Передача графа

Програмне забезпечення DRQn запит
- Біти 0-1: вибір каналу (CH0-3)
- Біт 2: Запит біт (0 = скидання, 1 = комплект)

DMA регістр маски
- Біти 0-1: вибір каналу (CH0-3)
- Біт 2: біт маски (0 = скидання, 1 = комплект)

Ясно DMA покажчика байта
Запис в цей викликає DMAC очистити покажчик використовується для відстеження 16-ти бітної передачі даних в і з DMAC для привіт / низький послідовності байтів.

Програмне забезпечення DRQn запит
- Біти 0-1: вибір каналу (CH4-7)
- Біт 2: Запит біт (0 = скидання, 1 = комплект)

DMA регістр маски
- Біти 0-1: вибір каналу (CH4-7)
- Біт 2: біт маски (0 = скидання, 1 = комплект)

Одномісний режим передачі

DMAC запрограмований для передачі. Запити DMA пристрої передачі, ведучи відповідний рядок ЗСПД висока. DMAC відповідає, стверджуючи, AEN і підтверджує запит DMA через відповідну лінію ДАК. Введення / виведення і пам'яті лінії команди також стверджував. Коли пристрій DMA бачить сигнал ДАК, він падає ЗСПД лінії.

Блок Transfer Mode

Примітка: Блок передачі повинні використовуватися з обережністю. Автобус не може бути використана для інших цілей (наприклад, поновлення оперативної пам'яті), а блок трансфери режимі робиться.

Попит режим передачі

DMAC запрограмований для передачі. Пристрій, що намагається DMA передачі призводить до відповідному високому ЗСПД лінії. Материнська плата відповідає водіння AEN високого і низького ДАК. Це означає, що пристрій DMA тепер шини. На відміну від однієї передачі і блок передачі, пристрій DMA не падає ЗСПД у відповідь на ДАК. Пристрій DMA передає дані таким же чином, як і для блоку передачі. ДМА буде продовжувати генерувати DMA циклів тих пір, поки пристрій вводу / виводу стверджує ЗСПД. Коли пристрій вводу / виводу не може продовжувати передачу (якщо він вже не мав даних готова передати, наприклад), він падає ЗСПД і процесор в черговий раз управління шиною. Управління повертається DMAC по підтверджуючи ЗСПД. Це триває, поки термінал кількість не було досягнуто, а сигнал TC інформує процесор, що передача була завершена.

Переривань на шині ISA

IRQ0, 1,2,8, і 13 не на шині ISA.

IBM PC і XT був тільки один контролер переривань 8259. AT і пізніх машинах є другий контролер переривань, і обидва використовуються в Master / Slave комбінації. IRQ2 IRQ9 і ті ж штифт на більшості систем ISA. Переривання на більшості систем може бути або фронту або рівнем сигналу. За замовчуванням, як правило, з запуском по фронту, і активний високий (від низького до високого переходу). Рівень переривання повинен бути поданий до першого переривання не визнають циклу (два підтвердження переривання шинного циклу генерується у відповідь на запит на переривання).

Програмне забезпечення аспекти переривання і обробники переривань навмисно виключені з цього документа, в зв'язку з численними синтаксичні відмінності в програмних інструментів і той факт, що відповідна документація цієї теми зазвичай забезпечений Розвитку програмного забезпечення.

Bus Mastering:

Пристрій ISA може взяти під контроль автобусі, але це повинно бути зроблено з обережністю. Там немає ніяких механізмів, що беруть участь безпеки, і так легко привести до краху всієї системи з помилками при прийнятті управління шиною. Наприклад, більшість систем вимагають циклів шини для DRAM Refresh. Якщо майстер ISA автобус не поступитися контролем над автобусом або генерувати свої власні DRAM циклів оновлення кожні 15 мікросекунд, оперативної пам'яті може бути пошкоджена. Адаптер ISA адаптер може генерувати цикли відновлення, не відмовляючись управління шиною, стверджуючи поновлення. MRDC можна потім відстежувати, щоб визначити, коли закінчується цикл оновлення.

Щоб взяти під контроль автобуса, пристрій спочатку стверджує свою ЗСПД лінії. DMAC надсилає запит на утримання процесора, і коли DMAC отримує утримання визнати, вона стверджує відповідний рядок ДАК відповідної лінії ЗСПД стверджував. Тепер пристрій Bus Master. AEN затверджується, тому якщо пристрій бажає отримати доступ пристроїв введення / виводу, вона повинна стверджувати MASTER16 випустити АЕН. Управління шиною повертається до системної плати, випустивши ЗСПД.

Джерела: Марк Sokos ISA сторінки
Джерела: «Архітектура системи ISA, 3-е видання» Том Shanley і Дон Андерсон ISBN 0-201-40996-8
Джерела: «Eisa архітектури системи, 2-е видання» Том Shanley і Дон Андерсон ISBN 0-201-40995-X
Джерела: «мікрокомп'ютера Автобуси» Р. М. Крам ISBN 0-12-196155-9
Джерела: HelpPC v2.10 Швидкі утилітам, Девід Юргенс
Джерела: 80486 ZIDA Материнські плати Користувач «Керівництво, OPTi 486, 82C495sx

Примітка: напрямок щодо Материнська плата ISA-карт.
Примітка: B8 був / CARD SLCDTD на XT. Карта обрана, активуються карти в слот XT в J8